درج عنوان در همه صفحات Excel

اختصاصی از زد فایل درج عنوان در همه صفحات Excel دانلود با لینک مستقیم و پر سرعت .

در این ویدیو نحوه درج عنوان در همه صفحات Excel هنگامی که تعداد صفحات زیاد است نشان داده شده است. بنابراین دیگر احتیاجی نیست که با صرف وقت عنوان تک به تک در همه صفحات درج شود.

مقاله انگلیسی با ترجمه : متدولوژی درج خرابی شبیه سازی شده برای ارزیابی قابلیت اطمینان مدار کوانتوم سطح گیت

اختصاصی از زد فایل مقاله انگلیسی با ترجمه : متدولوژی درج خرابی شبیه سازی شده برای ارزیابی قابلیت اطمینان مدار کوانتوم سطح گیت دانلود با لینک مستقیم و پر سرعت .

 *** مقاله انگلیسی با ترجمه فارسی ***

Simulated fault injection methodology for gate-level quantum circuitreliability assessment

 متدولوژی درج خرابی شبیه سازی شده برای ارزیابی قابلیت اطمینان مدار کوانتوم سطح گیت

( رشته : برق و الکترونیک )

11 صفحه انگلیسی با فرمت PDF

20 صفحه ترجمه فارسی با فرمت Word 2007

چکیده:

در محاسبات کوانتوم، اهمیت تحمل پذیری خرابی بعلت قابلیت اطمینان پایین مولفه های مدار کوانتوم زیاد می باشد. بنابراین، ابزارها و متدولوژی های ارزیابی تحمل پذیری خرابی متعدد توسعه یافته اند؛ اکثر آنها براساس مدل خرای اتخاذ شده و براساس برخی فرضیه های ساده سازی، تحلیلی می باشند. شبیه سازی می توانست یک راهکار واقعی تر و دقیق تر باشد در صورتیکه با پیچیدگی بالای شبیه سازی مدارهای کوانتوم مواجه نمی شد. با این حال، پیاده سازی زبان توصیف سخت افزاری (HDL) برای درج خرابی شبیه سازی شده (SFI) برای مدارهای کوانتوم با محدودیت سایز پیشنهاد شده و مورد تست قرار گرفته است. این مقاله، یک متدولوژی مبتنی بر SFI، ترکیبی شبیه سازی – تحلیلی جدید برای ارزیابی تحمل پذیری خرابی مدار کوانتوم که برای مدارهایی با سایز اختیاری مقیاس پذیر می باشد، پیشنهاد می کنیم. هر کیوبیت منطقی از مدار کوانتوم توسط چندین کیوبیت فیزیکی رمزگذاری می شود و هر گیت منطقی می تواند به گیت های فیزیکی تفکیک شود (با اجرای روی کیوبیت های فیزیکی). ارزیابی SFI مبتنی بر HDL ناشی از سطح کیوبیت فیزیکی تحت نرخ خرابی ایجاد می شود که سپس برای فرایند ارزیابی تحلیلی اجرا شده در سطح منطقی تغذیه می شود. نتایج تحلیلی و شبیه سازی این واقعیت را ثابت می کنند که هنگام حفاظت از دقت بالای ارزیابی قابلیت اطمینان، این متدولوژی ترکیبی می تواند برای مدارهای کوانتوم بزرگتر بکار گرفته شود.

Abstract

In quantum computation the importance of fault tolerance is paramount, due to the low
reliability of the quantum circuit components. Therefore, several fault tolerance assessing
tools and methodologies have been developed; most of them are analytic, dependent on
the adopted fault model, and based on some simplifying assumptions. Simulation could
have been a more realistic and accurate alternative had it not be confronted with the high
complexity of simulating quantum circuits. However, a hardware description language
(HDL) implementation for simulated fault injection (SFI) was proposed and tested for
limited-size quantum circuits. This paper proposes a new, hybrid simulation-analytic,
SFI-based methodology for quantum circuit fault tolerance assessment that is scalable to
arbitrary size circuits. Each logical qubit from the quantum circuit is encoded by several
physical qubits, and each logical gate can be decomposed into physical gates (acting on
physical qubits). The HDL-based SFI evaluation result from the physical qubit level comes
under the form of a failure rate, which is then fed to the analytical assessment process performed
at the logical level. The analytical and simulation results prove the fact that, while
maintaining a high accuracy of reliability assessment, this hybrid methodology can be
applied to larger quantum circuits.